处理器体系架构

中央处理器

组成

  • 运算器 数据加工
  • 控制器 程序执行/指令执行

主要功能

批注 2020-02-13 164218

主要寄存器

批注 2020-02-13 164355

操作控制器

取指令,将机器指令译码并生成执行部件控制信号序列 ,建立正确的数据通路,从而完成指令的正确执行

数据通路

  • 执行部件间传送信息的路径
  • 不同指令、同一指令在执行的不同阶段的数据通路不同

分类

  • 共享通路(总线)
    • 主要部件都连接在公共总线上,各部件间通过总线进行数据传输
    • 结构简单,实现容易,但并发性较差,需分时使用总线,效率低
  • 专用通路
    • 并发度高,性能佳,设计复杂,成本高
    • 可以看做多总线结构

数据通路抽象模型(寄存器传输)

批注 2020-02-13 165456

  • 单总线结构:2个锁存器,3个时钟周期

批注 2020-02-14 083653

  • 双总线结构:1个锁存器,2个时钟周期

批注 2020-02-14 083755

  • 三总线结构:0个锁存器,1个时钟周期

批注 2020-02-14 084048

总线越多,性能越好

指令周期

不同指令功能不同,数据通路不同,执行时间不同,如何安排时序

基本概念

时钟周期 = 节拍脉冲 = 震荡周期 能完成一次微操作

机器周期 = CPU周期 从主存读出一条指令的最短时间 可完成 复杂操作

指令周期:从主存取一条指令并执行指令的时间

批注 2020-02-14 091240

指令控制同步

  • 定长指令周期:早期三级时序系统
  • 变长指令周期:现代时序系统

现代时许系统

批注 2020-02-14 092312

总线结构与CPU指令周期

  • 取指令

批注 2020-02-16 162730

  • LOAD指令

批注 2020-02-16 162913

  • MOVE指令

批注 2020-02-16 163645

  • ADD指令

批注 2020-02-16 163854

  • STORE指令

批注 2020-02-16 164053

  • JMP指令

批注 2020-02-16 164238

硬布线控制器设计

  • 将控制器看成产生固定时序控制信号的逻辑电路
  • 输入信号:指令译码,时钟信号,反馈信号
  • 输出信号:功能部件控制信号序列
  • 设计目标:最少元件,最快速度
  • 理论基础:布尔代数
  • 组成器件:门电路,触发器

定长指令周期时序产生器

  • 时序产生器状态机

批注 2020-02-16 165147

  • 硬布线控制器基本架构

批注 2020-02-16 165445

  • 现代时序系统指令执行状态转换图

批注 2020-02-16 170058

微程序控制器

  • 硬布线:同步逻辑、繁,快,贵,难改
    • 适合RISC计算机,如MIPS,ARM
  • 微程序:存储逻辑、简、慢、廉,易改
    • 适合CISC等功能较复杂的系列机 X86、IBM S/360、 DEC VAX
    • 可写控存方便修复出厂故障 Intel Core 2 、Intel Xeon

工作原理

  • 微程序是利用软件方法来设计硬件的技术
  • 存储技术和程序设计相结合,回避复杂的同步时序逻辑设计

批注 2020-02-16 190914

微程序设计

用规整的存储逻辑代替不规则的硬接线逻辑来实现计算机控制器功能的技术

微指令格式

设计原则

  • 有利于缩短微指令字长度
  • 有利于减少控制存储器容量
  • 有利于提高微程序执行速度
  • 有利于对微指令进行修改
  • 有利于提高微程序设计的灵活性

水平型微指令

  • 并行操作能力强,效率高,灵活性强,
  • 微指令字较长,微程序短,控存容量大,性能佳

垂直型微指令

  • 字长短,微程序长,控存容量小,性能差
  • 垂直型与指令相似,易于掌握
  • 基本被淘汰

单周期MIPS CPU

指令格式

批注 2020-02-17 151129

多周期MIPS CPU

数据通路

  • 不再区分指令存储器和数据存储器,分时使用部分功能部件
  • 主要功能单元输出端增加寄存器锁存数据
  • 传输通路延迟变小,时钟周期变短

Y86-64 指令集体系结构

程序员可见的状态

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Y86 指令

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Y86-64 异常

  • 1 AOK
  • 2 HLT
  • 3 ADR
  • 4 INS

逻辑设计和硬件控制语言HCL

逻辑门

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组合电路和HCL布尔表达式

限制:

  • 输入必须连接到下列之一:

    • 系统输入
    • 某个存储单元的输出
    • 某个逻辑门的输出
  • 逻辑门的输出不能连接到一起

  • 网必须无环

多路复用器:

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字级的组合电路和HCL整数表达式

[
    select1:expr1;
    select2:expr2:
    ...
]

集合关系

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存储器和时钟

Y86-64的顺序实现

将处理组织成阶段

  • 取指
  • 译码
  • 执行
  • 访存
  • 写回
  • 更新PC

SEQ硬件结构

SEQ时序

流水线的通用原理

未流水线化

流水线化

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